WebPACK ISEによる開発手順
   (2) ソースの文法チェックと配置・配線の実行



【ソースの入力・編集】

プロジェクトの作成で自動生成されたVHDLソースのフレームを利用して実際の
VHDLソースファイルを作成して行きます。
このときにはエディタを利用しますが、このエディタはVHDL専用になっていて色々
便利な機能が盛り込まれています。
まず、下図のフレームを見て分かるように、キーワードが色分けされています。

   青色 :構文を構成するキーワード
   ピンク:固有名称
   緑色 :コメント
   黒色 :変数など
この色分けは、入力してした直後から適用されるので、キーワードなどの入力ミスも
すぐ判別が出来るので便利に使えます。
ソースはインデントを明確につけ、構文構成が判別しやすいように意識して書くように
します。



ここまででソース編集作業が完了します。
実際の入力結果例を下図に示します。入出力ピンは編集で上記フレームに対し追加、
変更しています。この変更はソースを直接編集すれば問題なく出来ます。


【文法チェックと翻訳実行】

 この入力したソースファイルの文法チェックと翻訳を実行するためには、Process Viewの
「Synthesize」をダブルクリックします。
これで実行経過と結果がConsoleに表示されます。例えば実行結果にエラーがあると
下図のようなエラーリストがConsoleに表示されます。



このエラーのメッセージ行をダブルクリックすれば、実際のソースのエラー行に下図のような
赤丸がついて表示されて、簡単にエラー行に移りますので、エラーメッセージの内容とソースを
見ながらエラーの原因を考えます。



エラー原因が判明したらそれらを修正したあと、ファイルを保存するとConsole内容がクリアされ
再実行の準備がなされます。
そこで再度Synthesizeを実行してエラーが無くなるまで繰り返します。
エラーが無くなればConsoleには、「Done: completed successfully.」と表示され、自動的に翻訳
され配置・配線の準備が整います。


【配置・配線の実行】

 ソースのエラーが無くなってSynthesizeが完了したら、次に「Implement Design」を実行します。
これで何段階かの合成とフィッティングが実行され完全に実行完了すれば、CPLDに書き込む
ためのオブジェクトファイル生成の準備が整います。
この段階で、指定されたCPLDのサイズに収まるかどうかもチェックされ、もし、収まらなければ
エラーがConsoleに表示されます。
サイズの選定を自動にしていれば、収納可能なサイズのCPLDが自動選択されて実行されます。
合成結果のレポートファイルが生成されますので、Process View中で
Implement Design → Fitter → Fitter Reportとすれば下図のようなレポートが表示されます。
このレポートには、自動選択したDeviceや、使用率、ピン配置などがレポートされています。



【動作速度の確認】

 合成結果の動作速度につては、「Implement Design」の下の「Timing Report」で確認することが
出来ます。
このレポートは下図のようになっており、クロックの速度などを解析した結果で、全体の最高実行
速度が評価されています。
下図の例では、総合的にクロックは83.3MHzまで動作することが分かります。





ご覧になった感想や質問はいつでもどうぞ!!(Quick Answer)

  Topページへ